臺積電發(fā)布革命性A14制程：AI算力與能效雙突破

  ICC訊  臺積電近日宣布推出其全新領先的制程技術——A14，專為推動人工智能（AI）數(shù)據(jù)中心的進步并提升其能源效率而設計。

  與臺積電即將在今年晚些時候投入生產(chǎn)的行業(yè)領先N2制程相比，A14在相同功耗下可將速度提升高達15%，或在相同速度下降低功耗多達30%，同時邏輯密度提升超過20%。公司表示，預計將在2028年開始使用A14制程為AI客戶（如英偉達）生產(chǎn)芯片。這一消息是在臺積電北美技術研討會前夕的一場分析師和記者簡報會上公布的。

  臺積電CEO魏哲家在一份聲明中表示：“臺積電尖端的邏輯技術，如A14，是我們連接物理世界與數(shù)字世界的綜合解決方案的一部分，旨在釋放客戶創(chuàng)新能力，推動AI未來發(fā)展?！?

  臺積電高級副總裁張凱文（Kevin Zhang）透露，公司對AI芯片需求的激增感到意外?！拔覀冊菊J為邊緣設備、智能手機和物聯(lián)網(wǎng)將是先進硅芯片的最大消費群體，但情況已不再如此，這主要歸因于AI的崛起。AI的迅猛發(fā)展顯著改變了半導體行業(yè)的格局。”

  臺積電還描述了A14制程如何為新型設備提供支持，例如智能眼鏡，這類設備可能會超越智能手機，成為出貨量最大的消費電子產(chǎn)品。張凱文指出，為了實現(xiàn)智能眼鏡全天續(xù)航，先進硅芯片需要集成大量傳感器和連接功能?！皬墓韬縼砜矗磥硭赡芘c智能手機相當?！彼a充道。

  目前，數(shù)據(jù)中心已成為AI應用的基礎。作為全球頂級晶圓代工廠，臺積電正在推進芯片制造技術，而競爭對手如英特爾和三星則難以跟上步伐。

  TechInsights副主席Dan Hutcheson對《EE Times》表示：“臺積電不斷創(chuàng)新，仿佛沒有任何障礙能夠阻擋他們。許多人曾預測PPA（性能、功耗和面積）的改進已經(jīng)結(jié)束，摩爾定律也隨之終結(jié)。然而，臺積電新推出的A14節(jié)點令人震撼之處在于，其PPA規(guī)格幾乎與N2相當?！?

  技術支持

  臺積電還介紹了將支持A14節(jié)點推出的相關技術進展，包括硅光子技術。該技術利用光來加速數(shù)據(jù)中心的處理速度，同時降低功耗。投資銀行高盛預測，未來五年內(nèi)，數(shù)據(jù)中心的電力需求將大幅增長，給電網(wǎng)帶來壓力。

  臺積電計劃將光學芯片堆疊在電子芯片之上，并通過共封裝光學技術將其集成在基板上。張凱文表示：“我們認為當前的測試基板技術已經(jīng)能夠?qū)崿F(xiàn)計算模塊與光學引擎之間的集成?！?

  一些規(guī)模較小的競爭對手，如格芯（GlobalFoundries）和Tower Semiconductor，已率先向客戶提供采用硅光子技術的芯片。IBM也最近宣布了自己的光子解決方案。

  張凱文強調(diào)，A14制程帶來的30%功耗改進將“顯著”減少數(shù)據(jù)中心的電力消耗。他還提到，臺積電正利用其互連集成方案（如CoWoS）將更多內(nèi)存與邏輯芯片整合，從而減少數(shù)據(jù)傳輸所消耗的功率?！拔覀冞€在與產(chǎn)品客戶合作開發(fā)更先進的散熱解決方案，例如優(yōu)化散熱器設計。如果能更高效地移除熱量，就可以降低芯片溫度，從而提高計算效率?！?

  目前典型的AI芯片通常由滿足高密度計算需求的小型3D堆疊集成電路組成，并搭配高帶寬內(nèi)存，所有這些都集成在一個重分布層（RDL）基板上。

  張凱文指出，未來的重大變化將是用硅光子技術取代銅互連?！叭缃竦母咚買/O服務基于銅解決方案，這非常耗電。如果繼續(xù)提高信號速率并增加更多I/O，基本上會面臨功耗限制。在不久的將來，我們將看到客戶開始使用集成硅光子技術來實現(xiàn)芯片間的信號傳輸?！?

  臺積電的AI芯片客戶包括英偉達、AMD和英特爾。張凱文表示：“我們的目標是將集成硅光子技術打造成適用于不同配置和應用的平臺。我們正在共同努力，希望在一年內(nèi)將其投入生產(chǎn)?！?

  A14的技術細節(jié)

  A14的首個版本將不會采用背面供電技術，這是英特爾率先引入的一項技術，具有提高邏輯密度、改善晶體管性能以及減少電壓下降的優(yōu)勢。臺積電將在2029年推出一個衍生版本的A14，采用自己的背面供電方案，名為“超級電源軌”（Super Power Rail）。臺積電將在2026年下半年首次在其N16節(jié)點上使用背面供電技術。

  晶圓級集成技術

  隨著芯片設計的規(guī)模不斷擴大，它們已超出850平方毫米的光罩尺寸限制（用于在硅晶圓上打印圖案的光罩）。為解決這一問題，臺積電介紹了一種晶圓級集成技術。張凱文解釋道：“我們用晶圓構(gòu)建基板，然后將所有芯片放置在上面。這實際上提供了40倍于光罩尺寸的集成能力，可以將邏輯芯片和高帶寬內(nèi)存整合在一起?！?

  無需高數(shù)值孔徑EUV

  令人意外的是，臺積電目前并不計劃在從2納米到A14節(jié)點的芯片制造中使用ASML的高數(shù)值孔徑極紫外光刻（High-NA EUV）設備。盡管臺積電擁有全球最多的EUV設備，但他們尚未采用高數(shù)值孔徑EUV技術。

  張凱文表示：“從2納米到A14，我們不需要使用高數(shù)值孔徑EUV，但仍能保持類似的工藝復雜性。每一代技術，我們都盡量減少掩模層數(shù)量的增加，這對提供成本高效的解決方案至關重要?！?

  相比之下，英特爾在2024年4月宣布成為業(yè)內(nèi)首家采用高數(shù)值孔徑EUV工具的公司。這家美國公司計劃從2025年的Intel 18A節(jié)點開始使用這些工具，并延續(xù)至Intel 14A節(jié)點的生產(chǎn)。英特爾表示，其方法將優(yōu)化先進制程技術的成本和性能。

  （作者：Alan Patterson）

  Alan Patterson長期從事亞洲電子行業(yè)的新聞報道工作，除了《EE Times》，他還曾擔任彭博社和道瓊斯通訊社的記者和編輯。他已在中國香港和臺北生活超過30年，并在此期間持續(xù)關注大中華地區(qū)科技公司的發(fā)展動態(tài)。